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MPSoC Minimalista com Caches Coerentes Implementado num FPGA

Jorge Tortato JrRoberto A Hexsel

Este artigo descreve o projeto e a implementação de um MPSoC com caches coerentes num FPGA. O sistema pode ser compilado para conter de 1 a 8 processadores MIPS-I, caches de dados coerentes (L1), unidades de gerencia- mento de memória, controladores de memória e um barramento multiplexado. O artigo contém uma descrição detalhada da implementação em VHDL, enfocando o sistema de memória. A inicialização do sistema e a sincronização com semáforos é discutida brevemente. Um programa de testes simples é usado para aferir, preliminarmente, o desempenho do sistema.

http://www.lbd.dcc.ufmg.br/colecoes/wscad/2009/013.pdf

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