BDBComp
Parceria:
SBC
Implementacao de um esquema de invalidacao mista na linguagem CMTJava

Rafael de Leão BandeiraAndré R Du BoisMaurício Lima Pilla

A computac¸ ~ao paralela permite um grande ganho no desempenho dos programas,dividindo-os em partes discretas resolvidas concorrentemente usando m´ultiplos recursoscomputacionais. Essa abordagem trouxe uma s´erie de benef´?cios em relac¸ ~ao aprogramac¸ ~ao sequencial, permitindo resolver problemas cada vez mais complexos eem tempo cada vez menor. Apesar dos seus benef´?cios, esse paradigma aumenta acomplexidade no desenvolvimento dos programas, pois ´e necess´ario levar em conta v´ariosaspectos inexistentes nos algoritmos sequenciais, como por exemplo, garantir a exclus~aom´utua das tarefas executadas paralelamente que poderiam ter acessos com condic¸ ~oes decorrida. O mecanismo mais usado para o controle do acesso a sec¸ ~oes cr´?ticas ´e o lock.Contudo, o uso de t´ecnicas baseadas em locks tem muitas desvantagens associadas comobaixa escalabilidade, dificuldade de composic¸ ~ao de c´odigo e a possibilidade de ocorr^enciade deadlocks.As mem´orias transacionais s~ao um modelo de programac¸ ~ao alternativo aosmecanismos baseados em exclus~ao m´utua, que fornecem uma abstrac¸ ~ao de mais alton´?vel para a escrita de programas concorrentes, deixando o programador concentrado noalgoritmo, ao inv´es de na sincronizac¸ ~ao da execuc¸ ~ao. Al´em disso, mem´orias transacionaisfornecem uma melhor relac¸ ~ao entre escalabilidade e esforc¸o de implementac¸ ~ao, emboraalgoritmos usando primitivas de baixo n´?vel pra sincronizac¸ ~ao obtenham melhordesempenho, ao custo de uma grande complexidade de desenvolvimento.

http://www.lbd.dcc.ufmg.br/colecoes/erad-rs/2012/0019.pdf

Caso o link acima esteja inválido, faça uma busca pelo texto completo na Web: Buscar na Web

Biblioteca Digital Brasileira de Computação - Contato: bdbcomp@lbd.dcc.ufmg.br
     Mantida por:
LBD